用XC9572實(shí)現(xiàn)HDB3編解碼設(shè)計(jì)

　　摘要：介紹了HDB3編解碼的原理和方法，給出了用CPLD（ComplexProgrammableLogicDevice）實(shí)現(xiàn)E1信號(hào)HDB3編解碼的方法，同時(shí)給出了它的實(shí)現(xiàn)原理圖，最后給出了XILINX的XC9500系列可編程邏輯器件的開(kāi)發(fā)流程。
　　關(guān)鍵詞：復(fù)雜可編程邏輯電路；三階高密度碼；極性交替反轉(zhuǎn)碼；在系統(tǒng)編程
　　
　�。保兀茫梗担罚财骷�介紹
　　
　　ＸＣ９５７２是ＸＩＬＩＮＸ公司生產(chǎn)的一款高性能可編程邏輯器件。它內(nèi)含４個(gè)３６Ｖ１８功能塊，并具有１６００個(gè)可用系統(tǒng)門。其系統(tǒng)結(jié)構(gòu)如圖１所示。從結(jié)構(gòu)上看，ＸＣ９５７２包含三種單元，即宏單元、可編程Ｉ／Ｏ單元和可編程內(nèi)部連線。其主要特點(diǎn)如下：
　　
　　●所有可編程管腳間的腳對(duì)腳延時(shí)均為５ｎｓ；
　　
　　●系統(tǒng)的時(shí)鐘速度可達(dá)到１２５ＭＨｚ；
　　
　　●具有７２個(gè)宏單元和１６００個(gè)可用系統(tǒng)門；
　　
　　●可編程次數(shù)為１００００次；
　　
　　●可采用５Ｖ在線編程和擦除；
　　
　　●擁有強(qiáng)大的管腳鎖定能力；
　　
　　●每個(gè)宏單元都具有可編程低功耗模式；
　　
　　●未用的管腳有編程接地能力；
　　
　　●提供有編程保密位，可對(duì)設(shè)計(jì)提供加密保護(hù)以防止非法讀��；
　　
　　●外部Ｉ／Ｏ引腳與３．３Ｖ和５Ｖ兼容。
　　
　　２ＨＤＢ３的編解碼及實(shí)現(xiàn)原理
　　
　�。龋模拢炒a（三階高密度雙極性碼）是基帶電信設(shè)備之間進(jìn)行基帶傳輸?shù)闹饕�碼型之一。它的主要特點(diǎn)是易于提取時(shí)鐘、不受直流特性影響、具有自檢能力、連令串小于３個(gè)等。
　　
　�。牛毙盘�(hào)是我國(guó)和歐洲國(guó)家電信傳輸網(wǎng)一次群使用的傳輸系統(tǒng)。Ｅ１信號(hào)由３２個(gè)６４ｋｂｐｓ的ＰＣＭ話路經(jīng)過(guò)時(shí)分復(fù)用形成。ＣＣＩＴＴ建議Ｇ．７０３標(biāo)準(zhǔn)詳細(xì)規(guī)定了ＨＤＢ３碼用于Ｅ１信號(hào)的標(biāo)準(zhǔn)。
　　
　　用ＸＣ９５７２實(shí)現(xiàn)Ｅ１信號(hào)的ＨＤＢ３編解碼電路比較簡(jiǎn)單，而且無(wú)需可調(diào)整外圍電路。本設(shè)計(jì)使用了ＰＣ４４封裝形式的ＸＣ９５７２可編程邏輯器件共有３０個(gè)可編程ＩＯ引腳、６個(gè)電源引腳和４個(gè)ＪＴＡＧ引腳。整個(gè)設(shè)計(jì)使用了ＸＣ９５７２器件８０％的容量。圖２所示是其實(shí)現(xiàn)電路圖。
　　
　�。龋模拢炒a是ＡＭＩ（ＡｌｔｅｒｎａｔｅＭａｒｋＩｎｖｅｒｓｉｏｎ）碼的改進(jìn)型。ＡＭＩ碼是用交替極性的脈沖表示碼元“１”，用無(wú)脈沖表示碼元“０”。為了防止電路長(zhǎng)時(shí)間出現(xiàn)無(wú)脈沖狀態(tài)，ＨＤＢ３碼的編碼規(guī)則是：當(dāng)沒(méi)有４個(gè)或４個(gè)連續(xù)的“０”碼時(shí)，就按ＡＭＩ碼規(guī)則編碼；當(dāng)出現(xiàn)４個(gè)或４個(gè)連續(xù)的“０”碼時(shí)，每４個(gè)連續(xù)“０”的第一個(gè)“０”的變化應(yīng)視它前面相鄰的“１”的情況而定，如果它的前一個(gè)“１”的極性與前一個(gè)破壞點(diǎn)的極性相反而本身就是破壞點(diǎn)，則４個(gè)連續(xù)的“０”的第一個(gè)仍保持“０”；如果它的前一個(gè)“１”的極性與前一個(gè)破壞點(diǎn)的極性相同而本身就是破壞點(diǎn)，則第一個(gè)“０”改為“１”。這一規(guī)則保證了相繼破壞點(diǎn)具有交替的極性，因而不會(huì)引入直流成分。４個(gè)連續(xù)“０”的第２，３個(gè)總是“０”。４個(gè)連續(xù)的“０“的第４個(gè)改為“１”，而極性與它前一個(gè)“１”的極性相同（破壞點(diǎn)極性交替規(guī)則）。在接收端，如果相繼接收到兩個(gè)極性相同的“１”?它的前面有３個(gè)連續(xù)的“０”?則將后一個(gè)“１”改為“０”?如果它的前面有２個(gè)連續(xù)的“０”，則將前后兩個(gè)“１”改為“０”，這樣就恢復(fù)了原來(lái)的數(shù)據(jù)信號(hào)。下面是一個(gè)ＨＤＢ３碼的例子：
　　
　　其中：Ｖ代表破壞點(diǎn)，＋Ｖ表示＋１，－Ｖ表示－１，＋Ｂ表示＋１，－Ｂ表示－１。
　　
　　圖2HDB3編解碼電原理圖
　　
　　在根據(jù)上述原理實(shí)現(xiàn)ＨＤＢ３編解碼的圖２電路中，ＢＮＣ１插頭送來(lái)的ＨＤＢ３信號(hào)經(jīng)變壓器Ｔ１、Ｕ４及外圍器件組成的單雙變換電路后將轉(zhuǎn)換成兩路單極性碼并送給可編程邏輯電路?ＸＣ９５７２?Ｕ５的４３、４４腳，然后經(jīng)過(guò)可編程邏輯電路內(nèi)部解碼后，從可編程邏輯電路?ＸＣ９５７２?Ｕ５的２４、２５腳輸出數(shù)據(jù)和時(shí)鐘。從Ｕ５的２６、２７引腳輸入的數(shù)據(jù)和時(shí)鐘經(jīng)其內(nèi)部編碼后，將從其２和８腳輸出，而后再經(jīng)過(guò)Ｕ３以及外圍器件和變壓器Ｔ１組成的單雙變換電路形成ＨＤＢ３碼，并從ＢＮＣ２插頭輸出。
　　
　�。常疲希眨危模粒裕桑希危桑樱牛矗�２Ｉ開(kāi)發(fā)工具
　　
　�。疲希眨危模粒裕桑希危桑樱牛矗�２Ｉ是開(kāi)發(fā)ＸＩＬＩＮＸ公司可編程邏輯產(chǎn)品（包括ＣＰＬＤ和ＦＰＧＡ系列）的軟件工具包。利用ＦＯＵＮＤＡＴＩＯＮＩＳＥ４．２Ｉ提供的設(shè)計(jì)環(huán)境和設(shè)計(jì)工具，可以靈活高效地完成各種數(shù)字電路設(shè)計(jì)。在ＦＯＵＮＤＡＴＩＯＮＩＳＥ４．２Ｉ的設(shè)計(jì)環(huán)境下，對(duì)ＣＰＬＤ和ＦＰＧＡ進(jìn)行設(shè)計(jì)的過(guò)程如下：
　　
　�。ǎ保�ＦＯＵ
　　
　　
　　
　�。危模粒裕桑希危桑樱牛矗�２Ｉ的設(shè)計(jì)輸入有圖形輸入和文本輸入兩種方式。此外，符號(hào)編輯器用于編輯用戶的模塊符號(hào)。在本系統(tǒng)中，筆者使用ＶｅｒｉｌｏｇＨＤＬ語(yǔ)言作為文本輸入方式。
　　
　　（２）設(shè)計(jì)實(shí)現(xiàn)是在ＦＰＧＡ或ＣＰＬＤ器件內(nèi)物理地實(shí)現(xiàn)所需的邏輯。這個(gè)過(guò)程由ＦＯＵＮＤＡＴＩＯＮＩＳＥ４．２Ｉ中的核心部分編譯器完成。它可依據(jù)設(shè)計(jì)輸入文件自動(dòng)生成?主要用于器件編程、波形仿真、延時(shí)分析等所需的數(shù)據(jù)文件。
　　
　�。ǎ常┰O(shè)計(jì)仿真是由仿真器和時(shí)延分析器利用編譯器產(chǎn)生的數(shù)據(jù)文件來(lái)自動(dòng)完成邏輯功能仿真和延時(shí)特性仿真（時(shí)序仿真）的。通過(guò)仿真可以發(fā)現(xiàn)設(shè)計(jì)中的錯(cuò)誤與不足，以便對(duì)設(shè)計(jì)進(jìn)行修改和完善，使其最終達(dá)到設(shè)計(jì)要求。
　　
　�。ǎ矗┓抡娼Y(jié)果正確以后，即可進(jìn)行器件編程。即通過(guò)編程器（Ｐｒｏｇｒａｍｍｅｒ）將設(shè)計(jì)文件下載到ＦＰＧＡ芯片中。以在實(shí)際芯片中進(jìn)行實(shí)際信號(hào)的時(shí)序驗(yàn)證?同時(shí)就芯片的實(shí)際運(yùn)行性能進(jìn)行系統(tǒng)測(cè)試。
　　
　　４ＨＤＢ３的ＣＰＬＤ實(shí)現(xiàn)及仿真結(jié)果
　　
　　用ＸＣ９５７２實(shí)現(xiàn)ＨＤＢ３編解碼設(shè)計(jì)主要由編碼、時(shí)鐘提取和譯碼三部分組成。其中編碼部分是根據(jù)ＨＤＢ３編碼原理把二進(jìn)制碼的時(shí)鐘和數(shù)據(jù)信號(hào)編碼成兩路單極性的ＨＤＢ３碼輸出。其編碼原理框圖如圖３所示。
　　
　　時(shí)鐘提取是譯碼的關(guān)鍵部分，原理是３２．７６８ＭＨｚ時(shí)鐘提取兩路ＨＤＢ３單極性碼的上升沿，并形成寬度２倍于３２．７６８ＭＨｚ時(shí)鐘周期寬度的脈沖，然后用此脈沖復(fù)位３２．７６８ＭＨｚ時(shí)鐘的１６Ｂｉｔ計(jì)數(shù)器，最后根據(jù)１６Ｂｉｔ計(jì)數(shù)器的結(jié)果產(chǎn)生２．０４８ＭＨｚ時(shí)鐘。
　　
　　譯碼部分比較簡(jiǎn)單。它根據(jù)ＨＤＢ３碼的特點(diǎn)首先檢測(cè)出極性破壞點(diǎn)，即找出４連零碼中添加Ｖ碼的位置（破壞點(diǎn)位置），其次去掉添加的Ｖ碼，最后去掉４連零碼中添加的Ｂ碼以將其還原成單極性不歸零碼。譯碼原理框圖如圖４所示。
　　
　�。龋模拢尘幗獯a的ＣＰＬＤ設(shè)計(jì)可采用上面介紹的ＦＯＵＮＤＡＴＩＯＮＩＳＥ４．２Ｉ開(kāi)發(fā)工具來(lái)實(shí)現(xiàn)。設(shè)計(jì)輸入采用ＶｅｒｉｌｏｇＨＤＬ語(yǔ)言完成。設(shè)計(jì)分為三個(gè)模塊：時(shí)鐘模塊、編碼模塊、譯碼模塊。限于篇幅，本文未給出時(shí)鐘模塊、編碼模塊及譯碼模塊的源代碼。有需要者，可和作者聯(lián)系。
　　
　�。到Y(jié)束語(yǔ)
　　
　　本文介紹的用ＣＰＬＤ實(shí)現(xiàn)ＨＤＢ３編解碼電路具有電路簡(jiǎn)單、可靠、價(jià)格便宜等優(yōu)點(diǎn)。將該電路用于１０ＭＨｚ以太網(wǎng)到Ｅ１信號(hào)相互轉(zhuǎn)接通信設(shè)備中后，經(jīng)過(guò)實(shí)際測(cè)試，其性能指標(biāo)完全能夠滿足ＣＣＩＴＴ建議Ｇ．７０３標(biāo)準(zhǔn)。另外，通過(guò)修改時(shí)鐘提取部分及更換晶體，該電路還可用于其它速率的ＨＤＢ３編解碼。
　　
　　
　　
　　

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