基于EMP 7128的數(shù)字式相位測量儀

摘要：分析了基于Altera公司CPLD芯片EMP7128SLC84-15進(jìn)行相位測量的基本原理，給出了用EMP7128SLC8415進(jìn)行相位測量的硬件實(shí)現(xiàn)電路及ＶＨＤＬ源程序。
　　關(guān)鍵詞：EMP7128SLC84-15；CPLD；相位；頻率
　　
　　１器件簡介
　　
　�。牛停校罚保玻福樱蹋茫福矗�１５是Ａｌｔｅｒａ公司的ＭＡＸ７０００Ｓ系列ＣＰＬＤ，它采用ＣＭＯＳ工藝，并以第二代矩陣結(jié)構(gòu)為基礎(chǔ)，實(shí)際上也是一種基于Ｅ２ＰＲＯＭ的器件。ＥＭＰ７１２８ＳＬＣ８４－１５有８４個(gè)引腳，其中５根用于ＩＳＰ（ＩｎＳｙｓｔｅｍＰｒｏｇｒａｍｍａｂｌｅ）下載，可方便地對(duì)其進(jìn)行在系統(tǒng)編程。此器件內(nèi)集成了６０００門，其中典型可用門為２５００個(gè)，有１２８個(gè)邏輯單元，６０個(gè)可用Ｉ／Ｏ口，可單獨(dú)配置為輸入、輸出及雙向工作方式，２個(gè)全局時(shí)鐘及一個(gè)全局使能端和一個(gè)全局清除端。ＥＭＰ７１２８ＳＬＣ８４－１５支持多電壓工作，其傳輸延時(shí)為７．５ｎｓ，最高工作頻率高達(dá)１２５ＭＨｚ，并支持多種編程方式，同時(shí)可利用Ａｌｔｅｒａ公司的第三代開發(fā)軟件Ｍａｘ＋ＰｌｕｓＩＩ方便地進(jìn)行仿真、綜合和下載。
　　
　�。蚕到y(tǒng)工作原理
　　
　　圖１所示是一個(gè)數(shù)字式相位測量儀的系統(tǒng)工作示意圖。圖中，輸入的比較信號(hào)ｂ與參照信號(hào)ａ，經(jīng)參數(shù)相同的整形電路變換為正方波后，將兩個(gè)方波進(jìn)行異或（在ＣＰＬＤ中完成），同時(shí)與測得信號(hào)的頻率ｆ（由ＣＰＬＤ設(shè)計(jì)一頻率計(jì)完成）再異或，然后將得到的信號(hào)經(jīng)２ｆ倍頻，再將此信號(hào)作為閘門，并在其高電平時(shí)段利用高頻時(shí)鐘ｆｃ進(jìn)行計(jì)數(shù)，最后在下降沿時(shí)將計(jì)數(shù)值讀出并設(shè)為Ｎ，則相位為：
　　
　�。校瑁幔螅澹剑保福啊悖危�ｆｃ
　　
　　該相位測量儀表系統(tǒng)除整形電路外，其余均可由ＣＰＬＤ完成。計(jì)數(shù)所使用的晶振頻率為４ＭＨｚ時(shí)?此系統(tǒng)的分辨率為１８０°／（４×１０６）＝（４．５×１０－５）°。
　　
　　３基于ＣＰＬＤ的程序設(shè)計(jì)
　　
　　設(shè)計(jì)系統(tǒng)軟件時(shí)?運(yùn)用ＶＨＤＬ語言，可將系統(tǒng)分為頻率計(jì)、分頻器、相位計(jì)數(shù)器３個(gè)子模塊，現(xiàn)對(duì)其分別進(jìn)行描述：
　　
　　(１)頻率計(jì)
　　
　�。欤椋猓颍幔颍�ｉｅｅｅ;
　　
　　ｕｓｅｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_１１６４．ａｌｌ;
　　
　�。酰螅澹椋澹澹澹�ｓｔｄ_ｌｏｇｉｃ_ｕｎｓｉｇｎｅｄ．ａｌｌ；
　　
　�。澹睿簦椋簦�ｆｃｏｕｎｔｅｒｉｓ
　　
　　ｐｏｒｔ(ｓｉｇ:ｉｎｓｔｄ_ｌｏｇｉｃ;－－輸入信號(hào)
　　
　�。悖欤�:ｉｎｓｔｄ_ｌｏｇｉｃ;－－０．５Ｈｚ的閘門信號(hào)，可由晶振分頻得到
　　
　�。悖铮酰睿簦澹�:ｏｕｔｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１９ｄｏｗｎｔｏ０));?
　　
　　－－計(jì)數(shù)輸出
　　
　�。澹睿�;
　　
　　ａｒｃｈｉｔｅｃｔｕｒｅｄａｔａｏｆｆｃｏｕｎｔｅｒｉｓ
　　
　�。螅椋纾睿幔欤簦澹恚�:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１９ｄｏｗｎｔｏ０);
　　
　　ｂｅｇｉｎ
　　
　�。校�:ｐｒｏｃｅｓｓ(ｓｉｇ)
　　
　�。猓澹纾椋�
　　
　�。椋妫螅椋纾В澹觯澹睿簦幔睿洌螅椋纾健�１’ｔｈｅｎ
　　
　�。椋妫悖欤耄健�１’ｔｈｅｎ
　　
　�。簦澹恚穑迹剑簦澹恚穑�１;－－在閘門的高電平時(shí)段計(jì)數(shù)
　　
　�。澹欤螅�
　　
　　ｔｅｍｐ＜＝“００００００００００００００００００００”?
　　
　�。�－在閘門的低電平時(shí)段清零
　　
　�。澹睿洌椋�;
　　
　�。澹睿洌椋�;
　　
　�。澹睿洌穑颍铮悖澹螅螅校�;
　　
　　Ｐ２?ｐｒｏｃｅｓｓ(ｃｌｋ)
　　
　�。猓澹纾椋�
　　
　　ｉｆｃｌｋ′ｅｖｅｎｔａｎｄｃｌｋ＝′０′ｔｈｅｎ
　　
　�。悖铮酰睿簦澹颍迹剑簦�
　　
　　
　　
　�。恚�;在閘門的下降沿將數(shù)據(jù)讀出
　　
　�。澹睿洌椋�;
　　
　�。澹睿洌穑颍铮悖澹螅螅校�;
　　
　�。澹睿�;
　　
　　由于閘門采用的是０．５Ｈｚ的方波，因此?輸出數(shù)值即為頻率值。
　　
　　(２)分頻模塊
　　
　　通過此模塊可對(duì)頻率計(jì)得到的頻率進(jìn)行分頻，也可在異或后再分頻得到頻率為０．５Ｈｚ的矩形波。
　　
　�。欤椋猓颍幔颍�ｉｅｅｅ;
　　
　�。酰螅澹椋澹澹澹�ｓｔｄ_ｌｏｇｉｃ_１１６４．ａｌｌ;
　　
　�。酰螅澹椋澹澹澹�ｓｔｄ_ｌｏｇｉｃ_ｕｎｓｉｇｎｅｄ．ａｌｌ;
　　
　　ｅｎｔｉｔｙｆｅｎｉｓ
　　
　�。穑铮颍�(ｑｉｎ:ｉｎｓｔｄ_ｌｏｇｉｃｖｅｃｔｏｒ(１９ｄｏｗｎｔｏ０);－－連接頻率計(jì)輸出的頻率值
　　
　　ｑｏｕｔ:ｏｕｔｓｔｄ_ｌｏｇｉｃ);
　　
　�。澹睿�;
　　
　�。幔颍悖瑁椋簦澹悖簦酰颍澹洌幔簦幔铮妫妫澹睿椋�
　　
　�。螅椋纾睿幔欤簦澹恚�:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１９ｄｏｗｎｔｏ０);
　　
　�。螅椋纾睿幔欤�:ｓｔｄ_ｌｏｇｉｃ;
　　
　　ｂｅｇｉｎ
　　
　�。穑颍铮悖澹螅�(ｔｅｍｐ)
　　
　�。猓澹纾椋�
　　
　�。椋妫簦澹恚穑迹瘢椋睿簦瑁澹�
　　
　�。簦澹恚穑迹剑簦澹恚穑�１;
　　
　　ｅｌｓｅ
　　
　�。簦澹恚穑迹健埃埃埃埃埃埃埃埃埃埃埃埃埃埃埃埃埃埃埃埃啊�;
　　
　　ａ＜＝ｎｏｔａ;
　　
　�。澹睿洌椋�;
　　
　　ｑｏｕｔ＜＝ａ;－－進(jìn)行２ｆ倍分頻
　　
　�。澹睿洌穑颍铮悖澹螅�;
　　
　�。澹睿�;
　　
　�。�?相位測量
　　
　　該模塊將分頻模塊得到的信號(hào)作為閘門，然后利用外部晶振進(jìn)行計(jì)數(shù)，其設(shè)計(jì)原理與頻率計(jì)相同。由于相異或的一個(gè)周期對(duì)應(yīng)輸入的兩路方波信號(hào)的半個(gè)周期（１８０°），而且只能測量到最大１８０°的相位差，因此?還須判斷超前或滯后，才能測量出大于１８０°的相位差，具體程序如下：
　　
　�。欤椋猓颍幔颍�ｉｅｅｅ;
　　
　　ｕｓｅｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_１１６４．ａｌｌ;
　　
　�。澹睿簦椋簦�ｐｒｅ_ｌａｇｉｓ
　　
　�。穑铮颍�(ｓ１,ｓ２:ｉｎｓｔｄ_ｏｇｉｃ;－－兩輸入信號(hào)
　　
　　ｐｒｅ:ｏｕｔｓｔｄ_ｌｏｇｉｃ);－－判斷結(jié)果輸出
　　
　�。澹睿�;
　　
　�。幔颍悖瑁椋簦澹悖簦酰颍澹洌幔簦幔铮妫穑颍錩ｌａｇｉｓ
　　
　�。猓澹纾椋�
　　
　　ｌａｇ:ｐｒｏｃｅｓｓ(ｓ１)
　　
　�。猓澹纾椋�
　　
　�。椋妫螅薄洌澹觯澹睿簦幔睿洌螅保健洌薄洌簦瑁澹�
　　
　�。椋妫螅玻健洌啊洌簦瑁澹�
　　
　�。穑颍澹迹健洌薄�;－－若ｓ１超前ｓ２,輸出為
　　
　　′１′，否則輸出′０′;
　　
　�。澹欤螅�
　　
　�。穑颍澹迹健洌啊�;
　　
　　ｅｎｄｉｆ;
　　
　�。澹睿洌椋�;
　　
　　ｅｎｄｐｒｏｃｅｓｓｌａｇ;
　　
　�。澹睿�;
　　
　　
　　
　　
　　(４)模塊的組合
　　
　　圖3
　　
　　在Ｍａｘ＋ＰｌｕｓＩＩ中，采用原理圖輸入方式可將上述各模塊組合成一個(gè)軟件系統(tǒng)，然后將其綜合下載到ＣＰＬＤ即可完成相位測量儀的設(shè)計(jì)，其具體設(shè)計(jì)圖見圖３所示。
　　
　　圖３中，Ａ、Ｂ為輸入信號(hào)ａ、ｂ經(jīng)過整形得到的方波信號(hào)。Ｆｃｏｕｎｔｅｒ?yàn)轭l率計(jì)模塊，Ｆｅｎ為分頻器，Ｐｈａｓｅｃｏｕｎｔｅｒ?yàn)橄辔粶y量計(jì)數(shù)器，Ｐｒｅ－ｌａｇ為超前滯后判斷模塊。
　　
　�。唇Y(jié)束語
　　
　　基于ＣＰＬＤ邏輯器件ＥＭＰ７１２８ＳＬＣ８４－１５構(gòu)成的相位測量系統(tǒng)具有測量頻帶寬、分辨率高、誤差小、成本低、簡單易行等優(yōu)點(diǎn)，完全能夠滿足實(shí)際測量的要求。而且，由于完全采用的是ＣＰＬＤ設(shè)計(jì)，因此，該系統(tǒng)十分易于升級(jí)。
　　

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